FPGA中的D触发器

四种基本触发器

        基本D触发器

module    DFF(D,Q,CLK);

input D,CLK;

output Q;

always @(posedge CLK)
    begin
        Q <= D;
    end

endmodule

        带异步清0、异步置1的D触发器

module    DFF1(q,qn,d,clk,set,reset);


input d,clk,set,reset;

output reg q,qn;

always @(posedge clk or negedge set or negedge reset)
    begin
        if(!reset)    //    异步清0，低电平有效
            begin
                q <= 0;
                qn <= 1;
            end
        
        else if(!set)      //异步置1，低电平有效
            begin
                q <=1;
                qn <= 0;
            end

        else
            begin
                q <= d;
                qn <= ~d;
            end
    end

endmodule

        带同步清0；同步置1的D触发器

module    DFF2(q,qn,d,clk,set,reset);


input d,clk,set,reset;

output reg q,qn;

always @(posedge clk)
    begin
        if(reset)    //    异步清0，高电平有效
            begin
                q <= 0;
                qn <= 1;
            end
        
        else if(set)      //异步置1，高电平有效
            begin
                q <=1;
                qn <= 0;
            end

        else
            begin
                q <= d;
                qn <= ~d;
            end
    end

endmodule

        带异步清0、异步置1的JK触发器

module JK_FF(CLK,J,K,Q,RS,SET);

input CLK,J,K,SET,RS;

output Q;

reg    Q;

always @(posedge CLK or negedge RS or negedge SET)
    begin
        if(!RS)
            begin
                Q <= 0;
            end

        else if(!SET)
            begin
                Q <= 1;
            end
    
        else
            begin
                case({J,K})
                2'b00: Q<=Q;
                2'b01: Q<= 0;
                2'b10: Q<= 1;
                2'b11: Q<= x;
                endcase
            end
    end

endmodule