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《數字電子技術基礎》3.1 門電路概述、3.2 半導體二極管門電路

2022-04-23 09:12:00 【FPGA-橋】

前言

《數字電子技術基礎》第3.1和3.2節的學習筆記

有關於Verilog 的門級建模請參考本人的另一篇博客

三、6【Verilog HDL】基礎知識之門級建模_FPGA-橋的博客-CSDN博客掌握Verilog提供的門級原語理解門的應用會根據門電路寫Verilog描述清楚門級設計中的上昇、下降和關斷延遲門級設計中的最小、最大和典型延遲https://blog.csdn.net/ARM_qiao/article/details/124270005

3.1 概述

在電子電路中，使用高低電平分別為1和0兩種邏輯狀態，當S斷開時輸出電壓 $v_{o}$ 為高電平，當S導通時輸出電壓 $v_{o}$ 為低電平。如果使用圖（a）但開關電路中，當為高電平時，R上的功耗太大。因此出現了圖(b)互補電路，S1導通時S2斷開，S1斷開時S2導通，就會實現高低電平。

邏輯狀態有兩種：正邏輯和負邏輯（在實際電路中有很多都是就低電平有效，故負邏輯也京城使用）。

根據制造工藝集成電路可分為雙極型、單極型和混合型三種。

3.2 半導體二極管門電路

3.2.1 半導體二極管的開關特性

理想狀態下，二極管正向導通電阻為0，反向截止電阻為∞。

構成二極管的為PN節，二極管實際的伏安特性如圖，看一下給出的公式即可，二極管正向導通壓降一般為0.7V

對於二極管的伏安特性曲線分析：有三種近似方法

其二極管的動態電壓變化也存在緩慢變化的過成，並不是理想狀態的跳變。

3.2.2 二極管與門

二極管够成的與門

與門運行時，電壓值與真值錶

由上面兩個錶可知，輸出高低電平值和輸入的高低電平值不同，這是由於二極管在導通是依然有壓降，並不是直接導通。如果進行二極管的門進行串聯，那麼會發生信號的高低電平偏移。其次，當輸出端對地接上負載電阻時，負載電阻的改變有時會影響輸出的高電平。因此，二極管與門電路僅用作集成電路內部的邏輯單元，而不是用其直接驅動負載電路。

3.2.3 二極管或門

二極管構成的或門

或門的實際電壓值與真值錶

如上錶所示，二極管或門依然沒有改變二極管的缺點，同樣存在著輸出電平偏移問題，所以這中電路結構也只能用於集成電路內部的邏輯單元。由此可見僅僅是二極管，並不能制作標准化輸出電平的集成電路。

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