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异步时钟亚稳态的解决方案——多bit信号

2022-04-23 11:59:00 【Starry丶】

这个是多bit信号特有的新问题，最早在异步FIFO中读写指针的跨时钟域时被发现。

由于是多bit二进制变化，所以很可能由于时钟偏斜，时钟沿不同时到达各触发器，导致那几个bit位的变化不是同时的

所以异步时钟很可能采样到跳变过程的中间态

例如俩触发器从01跳变10，由于时钟偏斜第一位posedge clk先到、第二位posedge clk后到，所以第一个触发器D端变成1早、第二个触发器D端变成0晚，故出现中间态11可能被异步时钟采样到。
所以如果该信号位数比较多，那么中间态也会有很多

注意该问题的本质是每个时钟周期都涉及多个触发器的电平变化，那么能不能减少每个时钟沿处电平变化的触发器个数？

用数值变化过程中不会出现第三值的Gray码即可

例如Gray码信号从01变成11，就不会出现中间值。要么采样到旧值01，要么就是新值11

这个异步FIFO就行啊，一端写、一端读，读写时钟不一样。

但是异步FIFO实际上并未解决数据信号跨时钟域问题，而是把问题转化成多bit读写指针的跨时钟域问题了。

所以对于读写指针而言，需要电平同步 + Grey码的方式进行处理，同时读写逻辑也并不关注读写指针的变化过程，因此快采慢的多采样问题和慢采快的漏数问题都不会产生影响。

因此，full和empty标志并不能实时反应当前时刻FIFO的真实状态，但这种错误并不会造成满写和空读的问题。

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